Este trabalho propõe uma nova estrutura de rede de interconexão para o sistema de processamento paralelo MULTIPLUS em desenvolvimento no NCE/UFRJ. A rede é tolerante a falhas, e trabalha com chaves de 4 entradas e 4 saídas. Inicialmente, discutem-se as formas de interconexão de máquinas paralelas. Descrevem-se sucintamente algumas arquiteturas de sistemas paralelos com ênfase no MULTIPLUS. A seguir, comentam-se alguns conceitos básicos a respeito de redes de interconexão. Apresenta-se a árvore genealógica das redes de interconexão multiestágio, acompanhada de um breve histórico do surgimento das mesmas. Destacam-se algumas redes de percurso único relacionadas com esta dissertação. Após uma introdução aprofundada sobre tolerância a falhas, descrevem-se algumas redes tolerantes a falhas. Uma análise bem estruturada sobre tolerância a falhas lança as bases para a proposta da rede de interconexão. Introduz-se o subsistema de interconexão do MULTIPLUS, focalizando a estrutura e os tipos de mensagens existentes. Discutem-se vários aspectos relativos à rede proposta, tais como a topologia, o algoritmo e tipo de roteamento e, principalmente, o mecanismo de tolerância a falhas. Descreve-se detalhadamente o projeto do elemento de chaveamento 4x4, com destaque nas máquinas de estado controladoras da chave, porém sem detrimento do circuito de prioridade, do circuito de contagem de pacotes, do circuito de comparação de tamanho da mensagem, do circuito de chaveamento, e do circuito de realinhamento de endereço. Inclui-se também uma descrição detalhada do funcionamento do elemento de chaveamento. Por fim, apresentam-se as expectativas de desempenho de uma rede com 16 entradas e 16 saídas, onde calculam-se o atraso para percorrer a rede de uma mensagem de leitura (12 pacotes), o atraso médio por pacote, o throughput médio por porta, e o throughput médio total da rede. Compara-se o desenho de três redes - uma de tamanho mínimo (4x4), outra de tamanho máximo (256x256), e outra de tamanho 16x16 - implementadas com chaves 2x2 e 4x4. apresentam-se os resultados do projeto, incluindo-se as EPLDs selecionadas, o custo aproximado de uma rede de 256x256 implementada com as referidas EPLDs, e os tempos de compilação dos blocos componentes da chave. Propõe-se a implementação da chave em VLSI, bem como a inclusão da capacidade de comunicação multicast, como futuros desenvolvimentos.